Metodología para evaluar la pérdida/retraso de información en dispositivos inteligentes

Abstract

La transición e implementación de subestaciones digitales de acuerdo con el estándar IEC61850 tiene cambios en la metodología de pruebas y la puesta en servicio de estas subestaciones. El desarrollo del Bus de proceso (IEC51850-9-2) en las subestaciones digitales ha permitido la transmisión y el manejo de las señales secundarias de corriente y tensión como señales digitales muestreadas y sincronizados en el tiempo, este intercambio de información puede ocasionar una pérdida de sincronismo entre los IEDs del Bus de proceso, y las consecuencias durante su operación debe ser conocida antes de su entrada en operación. El muestreo en tiempo real de corrientes y tensiones publicadas con estampa de tiempo en el bus de proceso puede generar congestiones que impliquen una pérdida/retraso de SV afectando el funcionamiento del IED. La metodología propuesta en este trabajo permite estudiar la respuesta individual de un IED conectado al bus de proceso para diferentes contingencias de SV. Para estudiar su respuesta, se utiliza un algoritmo desarrollado en MODELS, el cual realiza un muestreo sincronizado de las corrientes y tensiones calculadas por el ATP y mediante la técnica “Hardware in The Loop –HIL-” emula el comportamiento de una “Merging Unit” virtual publicando SV directamente en el IED de acuerdo con protocolo IEC61850-9-2. Las simulaciones realizadas en ATP permiten evaluar la respuesta de una función de sobrecorriente de fases, cada caso de estudio considera una pérdida sistémica de SV; la operación, señalización y las omisiones de disparo del IED se registran en cada secuencia específica de pérdida / retardo de SV en el bus de proceso. (Texto tomado de la fuente)

The transition and implementation of digital substations according to IEC61850 standard has changes in the testing methodology and the commissioning of these substations. The development of the Process Bus (IEC51850-9-2) in digital substations has allowed the transmission of secondary signals of voltage and current as sampled digital signals synchronized in time, this exchange of information can cause a loss of synchronism between IEDs in the process bus and the consequences during their operation must be known before they start operating. The real-time sampling of published currents and voltages with a time stamp in the process bus can also generate congestion that implies a loss / delay of SV that affects the performance of the IED. The methodology proposed in this work allows to study the individual response of an IED connected to the process bus for different SV contingencies. To study its response, an algorithm developed in MODELS is used, which performs a synchronized sampling of the currents and voltages calculated by the ATP and by means of “Hardware in The Loop – HIL-” technique, it emulates the behavior of a virtual Merging Unit publishing SV directly to the IED according to the IEC61850-9-2 protocol. Simulations carried out in ATP allow to evaluate the response of a phase overcurrent function, every study case consider a systemic loss of SV; the operation, signaling and trip omissions of the IED are recorded in each specific sequence of loss / delay of SV on the process bus.